單項(xiàng)選擇題“有0出1，全1出0”的是（）邏輯
A.與
B.或
C.非
D.與非
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1.單項(xiàng)選擇題只有高電平、低電平的矩形脈沖信號(hào)是（）
A.模擬信號(hào)
B.數(shù)字信號(hào)
C.直流信號(hào)
D.交流信號(hào)
2.單項(xiàng)選擇題在脈沖技術(shù)中最常使用的脈沖波是（）
A.梯形波
B.三角波
C.鋸齒波
D.矩形波
最新試題
?電路如圖所示，如果電容C2開(kāi)路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。
題型：?jiǎn)雾?xiàng)選擇題
?verilog語(yǔ)法中，間隔符號(hào)主要包括（）。
題型：多項(xiàng)選擇題
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）
題型：?jiǎn)雾?xiàng)選擇題
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。
題型：多項(xiàng)選擇題
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0，D1電平可能分別為（）。
題型：?jiǎn)雾?xiàng)選擇題