單項(xiàng)選擇題為了減小開(kāi)關(guān)時(shí)間，通常在晶體管的基極回路中加入一個(gè)電容，它的作用是（）
A.起隔開(kāi)直流作用
B.開(kāi)通時(shí)加速
C.關(guān)閉時(shí)加速
D.起隔開(kāi)交流作用
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1.單項(xiàng)選擇題三極管作開(kāi)關(guān)使用時(shí)，要提高開(kāi)關(guān)速度，使用不當(dāng)?shù)姆椒ㄊ牵ǎ?/a>
A.降低飽和深度
B.增加飽和深度
C.接入加速電容
D.用大β的三極管
2.單項(xiàng)選擇題矩形波的特點(diǎn)是（）
A.高次諧波頻率高
B.基波成分多
C.諧波少
D.基波成分少
最新試題
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。
題型：?jiǎn)雾?xiàng)選擇題
?TTL或非門(mén)組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）
題型：?jiǎn)雾?xiàng)選擇題
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
題型：多項(xiàng)選擇題
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫(huà)出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
題型：?jiǎn)雾?xiàng)選擇題
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。
題型：多項(xiàng)選擇題