問答題
下圖所示是一集成運(yùn)放偏置電路的示意圖,已知 UCC=-6V,R5=85Ω,R4=68Ω,R3=1.7KΩ,設(shè)三極管的β足夠大,UBE=0.6V,試問T1、T2的靜態(tài)電流IC1,IC2為多大?
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最新試題
可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核?()
題型:多項(xiàng)選擇題
I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足夠大。輸入輸出信號(hào)均通過電容耦合進(jìn)行傳輸(注意圖中未畫出電容),要實(shí)現(xiàn)增益為15倍的放大電路,則RD=()kΩ。?
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?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是()。
題型:?jiǎn)雾?xiàng)選擇題
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題型:?jiǎn)雾?xiàng)選擇題
?MOSFET源極漏極間的長(zhǎng)度L越大,溝道長(zhǎng)度調(diào)制效應(yīng)越明顯。???
題型:判斷題