單項(xiàng)選擇題能完成兩個(gè)l位二進(jìn)制數(shù)相加并考慮到低位來(lái)的進(jìn)位的器件稱(chēng)為（）。

A.編碼器
B.譯碼器
C.全加器
D.半加器


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1.單項(xiàng)選擇題能實(shí)現(xiàn)從多個(gè)輸入端中選出一路作為輸出的電路稱(chēng)為（）。

A.觸發(fā)器
B.計(jì)數(shù)器
C.數(shù)據(jù)選擇器
D.譯碼器

2.單項(xiàng)選擇題組合邏輯電路的競(jìng)爭(zhēng)-冒險(xiǎn)是由于（）引起的。

A.電路不是最簡(jiǎn)
B.電路有多個(gè)輸出
C.電路中存在延遲
D.電路使用不同的門(mén)電路

3.單項(xiàng)選擇題在組合邏輯電路的常用設(shè)計(jì)方法中，可以用（）來(lái)表示邏輯抽象的結(jié)果。

A.真值表
B.狀態(tài)表
C.狀態(tài)圖
D.特性方程

4.單項(xiàng)選擇題在下列電路中，只有（）屬于組合邏輯電路。

A.觸發(fā)器
B.計(jì)數(shù)器
C.數(shù)據(jù)選擇器
D.寄存器

5.單項(xiàng)選擇題用低電平為輸出有效的譯碼器實(shí)現(xiàn)組合邏輯電路時(shí)，還需要（）。

A.與非門(mén)
B.或非門(mén)
C.與門(mén)
D.或門(mén)

最新試題

基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài)，所以它不能被稱(chēng)為（）觸發(fā)器。

題型：?jiǎn)雾?xiàng)選擇題

兩個(gè)與非門(mén)構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)（）。

題型：?jiǎn)雾?xiàng)選擇題

采用浮柵技術(shù)的EPROM中存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

題型：?jiǎn)雾?xiàng)選擇題

用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。

題型：?jiǎn)雾?xiàng)選擇題

判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類(lèi)型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

題型：?jiǎn)柎痤}

TTL與非門(mén)輸出低電平的參數(shù)規(guī)范值是（）

題型：?jiǎn)雾?xiàng)選擇題

（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線(xiàn)。

題型：?jiǎn)雾?xiàng)選擇題

TTL與非門(mén)輸入短路電流IIS的參數(shù)規(guī)范值是（）。

題型：?jiǎn)雾?xiàng)選擇題

如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。

題型：?jiǎn)雾?xiàng)選擇題

小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線(xiàn)數(shù)n的關(guān)系一般為（）

題型：?jiǎn)雾?xiàng)選擇題