單項(xiàng)選擇題具有“有1出0、全0出1”功能的邏輯門是()

A.與非門
B.或非門
C.異或門
D.同或門


最新試題

試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案,比較各種方案的特點(diǎn)。如果用HDPLD來實(shí)現(xiàn),設(shè)計(jì)方案是最佳嗎?簡(jiǎn)述理由。

題型:?jiǎn)柎痤}

如果把D觸發(fā)器的輸出Q反饋連接到輸入D,則輸出Q的脈沖波形的頻率為CP脈沖頻率f的()。

題型:?jiǎn)雾?xiàng)選擇題

TTL與非門輸出低電平的參數(shù)規(guī)范值是()

題型:?jiǎn)雾?xiàng)選擇題

與倒T形電阻網(wǎng)絡(luò)DAC相比,權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了()對(duì)轉(zhuǎn)換精度的影響。

題型:?jiǎn)雾?xiàng)選擇題

10-4線優(yōu)先編碼器允許同時(shí)輸入()路編碼信號(hào)。

題型:?jiǎn)雾?xiàng)選擇題

判斷如下VHDL的操作是否正確,如不正確,請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。

題型:?jiǎn)柎痤}

以下代碼中為無權(quán)碼的為()。

題型:?jiǎn)雾?xiàng)選擇題

根據(jù)什么判斷簡(jiǎn)單電路中的險(xiǎn)象存在?

題型:?jiǎn)柎痤}

兩個(gè)與非門構(gòu)成的基本RS觸發(fā)器,當(dāng)Q=1、Q=0時(shí),兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)()。

題型:?jiǎn)雾?xiàng)選擇題

小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為()

題型:?jiǎn)雾?xiàng)選擇題