差動放大電路如圖所示。ui=0.15sinωt(V)試通過計算畫出輸出電壓波形。設(shè)晶體管的UBE(on)=0.7V,IE=2mA。
電路如圖所示。已知V1、V2、V3管的β=50,rbb=200,UCC=UEE=15V,RC=6KΩ,R1=20KΩ,R2=10KΩ,R3=2.1KΩ。 (1)若ui1=0,ui2=10sinωt(mV),試求uo=? (2)若ui1=10sinωt(mV),ui2=5mV,試畫出uo的波形圖。 (3)若ui1=ui2=Uic,試求Uic允許的最大變化范圍。 (4)當(dāng)R1增大時,Aud、Rud將如何變化?
對稱差動放大電路如圖所示。已知晶體管T1和T2的β=50,并設(shè)UBE(on)=0.7V,rbb=0,rce=∞。 (1)求V1和V2的靜態(tài)集電極電流ICQ、UCQ和晶體管的輸入電阻rb’e。 (2)求雙端輸出時的差模電壓增益Aud,差模輸入電阻Rid和差模輸出電阻Rod。 (3)若RL接V2集電極的一端改接地時,求差模電壓增益Aud(單),共模電壓增益Auc和共模抑制比KCMR,任一輸入端輸入的共模輸入電阻Ric,任一輸出端呈現(xiàn)的共模輸出電阻Roc。 (4)確定電路最大輸入共模電壓范圍。
最新試題
?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有()。
?verilogHDL的基本結(jié)構(gòu)中通常需要進行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是()。
以下哪個MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號處理系統(tǒng)的最后一級??()
?CS放大器中引入源極電阻RS,其作用有()。?
?CG放大器的性能描述合理的是()。