單項(xiàng)選擇題?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對(duì)應(yīng)的是（）。
A.過程描述方式
B.行為描述方式
C.數(shù)據(jù)流描述方式
D.尋跡描述方式
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1.單項(xiàng)選擇題?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
A./*...*/
B.{...}
C.begin...end
D.module...endmodule
2.單項(xiàng)選擇題
?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）
A.A =1，B =0，D =0
B.A =0，B =1，D =1
C.A =1，B =1，D =0
D.A =0，B =1，C =1
最新試題
?verilog語法中，間隔符號(hào)主要包括（）。
題型：多項(xiàng)選擇題
?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少？（）
題型：單項(xiàng)選擇題
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長時(shí)間？（）
題型：單項(xiàng)選擇題
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
題型：多項(xiàng)選擇題
?CS放大器中引入源極電阻RS，其作用有（）。?
題型：多項(xiàng)選擇題