單項(xiàng)選擇題十進(jìn)制37數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)為（）
A.100100
B.100101
C.110100
D.100110
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1.單項(xiàng)選擇題邏輯函數(shù)（a*b）！+a*b*c，簡(jiǎn)化后的結(jié)果是（）
A.b+c
B.0
C.（a*b）！+c
D.1
2.單項(xiàng)選擇題邏輯關(guān)系式A⊕A=（）。
A.1
B.0
C.A!
D.A
最新試題
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來(lái)自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
題型：?jiǎn)雾?xiàng)選擇題
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。
題型：?jiǎn)雾?xiàng)選擇題
CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????
題型：?jiǎn)雾?xiàng)選擇題
CG放大器因其輸入電阻過(guò)小，因此沒(méi)什么用處。
題型：判斷題
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0，D1電平可能分別為（）。
題型：?jiǎn)雾?xiàng)選擇題