問(wèn)答題
已知某放大器的幅頻特性如圖所示。
(1)試說(shuō)明該放大器的中頻增益、上限頻率fH和下限頻率fL、通頻帶BW。
(2)當(dāng)ui=sin(4π·106t)(mV)+20sin(2π×104t)(mV)和ui=sin(2π·5t)(mV)+20sin(2π×104t)(mV)時(shí),輸出信號(hào)有無(wú)失真?是何種性質(zhì)的失真?分別說(shuō)明之。
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最新試題
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有()。
題型:多項(xiàng)選擇題
?在verilogHDL的數(shù)字表達(dá)方式用,和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有()。
題型:多項(xiàng)選擇題
?CD放大器的性能特征有()。?
題型:多項(xiàng)選擇題
現(xiàn)在定義了一個(gè)1位的加法器addbit(ci,a,b,co,sum),模塊的結(jié)果用表達(dá)式表示為{co,sub}=a+b+ci,其中a,b為兩個(gè)加數(shù),ci為來(lái)自低位的進(jìn)位,sum為和,co為向高位的進(jìn)位,如果以此1位加法器構(gòu)建四位加法器,同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義:下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是()。
題型:?jiǎn)雾?xiàng)選擇題
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是()。
題型:?jiǎn)雾?xiàng)選擇題