單項(xiàng)選擇題模為60的二進(jìn)制計(jì)數(shù)器,它由()為位觸發(fā)器構(gòu)成。
A.64
B.6
C.8
D.32
您可能感興趣的試卷
你可能感興趣的試題
1.單項(xiàng)選擇題模為16的二進(jìn)制計(jì)數(shù)器,它由()為位觸發(fā)器構(gòu)成。
A.64
B.4
C.8
D.32
2.單項(xiàng)選擇題計(jì)數(shù)器按內(nèi)部各觸發(fā)器的動(dòng)作步調(diào),可分為()計(jì)數(shù)器和()計(jì)數(shù)器。
A.乘法和除法
B.二進(jìn)制和十進(jìn)制
C.同步和異步
D.加法和減法

最新試題
已知某N溝道增強(qiáng)型MOS場(chǎng)效應(yīng)管的。下表給出了四種狀態(tài)下和的值,那么各狀態(tài)下器件的工作狀態(tài)為()。
題型:多項(xiàng)選擇題
一塊通用面包板,公共條是三?四?三分段連通型,那么這塊板上最多有()個(gè)插孔在內(nèi)部是連通在一起的。
題型:?jiǎn)雾?xiàng)選擇題
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是()。
題型:?jiǎn)雾?xiàng)選擇題
以下哪個(gè)MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號(hào)處理系統(tǒng)的最后一級(jí)??()
題型:?jiǎn)雾?xiàng)選擇題
現(xiàn)在定義了一個(gè)1位的加法器addbit(ci,a,b,co,sum),模塊的結(jié)果用表達(dá)式表示為{co,sub}=a+b+ci,其中a,b為兩個(gè)加數(shù),ci為來(lái)自低位的進(jìn)位,sum為和,co為向高位的進(jìn)位,如果以此1位加法器構(gòu)建四位加法器,同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義:下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是()。
題型:?jiǎn)雾?xiàng)選擇題